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<title><![CDATA[IdlernotIdle!]]></title>
<link>http://blog.21ic.com/user1/1191/index.html</link>
<description><![CDATA[IdlernotIdle!]]></description>
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<title><![CDATA[74系列芯片分类（LS HC F LV...）及缩写说明]]></title>
<link>http://blog.21ic.com/user1/1191/archives/2009/60852.html</link>
<description><![CDATA[1、 LS是低功耗肖特基，HC是高速COMS。LS的速度比HC略快。HCT输入输出与LS兼容，但是功耗低；F是高速肖特基电路；<BR><BR>2、 LS是TTL电平，HC是COMS电平。<BR><BR><BR>3、 LS输入开路为高电平，HC输入不允许开路， hc 一般都要求有上下拉电阻来确定输入端无效时的电平。LS 却没有这个要求<BR><BR><BR>4、 LS输出下拉强上拉弱，HC上拉下拉相同。<BR><BR><BR>5、 工作电压不同，LS只能用5V，而HC一般为2V到6V；<BR><BR><BR>6、电平不同。LS是TTL电平，其低电平和高电平分别为0.8和V2.4，而CMOS在工作电压为5V时分别为0.3V和3.6V，所以CMOS可以驱动TTL，但反过来是不行的<BR><BR><BR>7、驱动能力不同，LS一般高电平的驱动能力为5mA，低电平为20mA；而CMOS的高低电平均为5mA；<BR><BR><BR>8、 CMOS器件抗静电能力差，易发生栓锁问题，所以CMOS的输入脚不能直接接电源。<BR><BR><BR>其实现在的很多器件都已优化了，并不完全局限于原来固有的缺点，所以设计时还应看一下厂家的手册为好。<BR><BR>Will(37478156) 17:36:17<BR>这些逻辑电平对应的英文含义如下：<BR>S -&nbsp; Schottky Logic <BR>LS -&nbsp; Low-Power Schottky Logic <BR>CD4000 - CMOS Logic 4000 <BR>AS -&nbsp; Advanced Schottky Logic <BR>74F -&nbsp; Fast Logic <BR>ALS -&nbsp; Advanced Low-Power Schottky Logic <BR>HC/HCT - High-Speed CMOS Logic <BR>BCT -&nbsp; BiCMOS Technology <BR>AC/ACT - Advanced CMOS Logic <BR>FCT -&nbsp; Fast CMOS Technology <BR>ABT -&nbsp; Advanced BiCMOS Technology <BR>LVT -&nbsp; Low-Voltage BiCMOS Technology <BR>LVC -&nbsp; Low Voltage CMOS Technology <BR>LV -&nbsp; Low-Voltage <BR>CBT -&nbsp; Crossbar Technology <BR>ALVC -&nbsp; Advanced Low-Voltage CMOS Technology <BR>AHC/AHCT - Advanced High-Speed CMOS <BR>CBTLV - Low-Voltage Crossbar Technology <BR>ALVT -&nbsp; Advanced Low-Voltage BiCMOS Technology <BR>AVC -&nbsp; Advanced Very-Low-Voltage CMOS Logic]]></description>
<author>Idler</author>
<pubDate>2009-7-15 2:34:00</pubDate>
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<title><![CDATA[退耦电容的选择]]></title>
<link>http://blog.21ic.com/user1/1191/archives/2008/53766.html</link>
<description><![CDATA[<DIV class=postTitle>退耦电容的选择 </DIV>
<TABLE style="TABLE-LAYOUT: fixed" border=0>
<TBODY>
<TR>
<TD><SPAN id=ob_logd53089>
<DIV class=digg_list style="DISPLAY: inline; BACKGROUND: url(/Images/digg.gif) no-repeat left top; FLOAT: right; MARGIN: 0px 10px 5px 0px; WIDTH: 45px; HEIGHT: 55px; TEXT-ALIGN: center">
<DIV class=digg_number style="PADDING-RIGHT: 0px; PADDING-LEFT: 0px; FONT-WEIGHT: 600; FONT-SIZE: 18px; PADDING-BOTTOM: 11px; WIDTH: 45px; COLOR: #333; LINE-HEIGHT: 1; PADDING-TOP: 10px; FONT-FAMILY: tahoma,Arial,Helvetica,sans-serif">0</DIV>
<DIV class=digg_submit style="PADDING-RIGHT: 0px; PADDING-LEFT: 6px; PADDING-BOTTOM: 0px; LINE-HEIGHT: 1; PADDING-TOP: 3px; LETTER-SPACING: 6px"><A style="FONT-SIZE: 12px; LINE-HEIGHT: 1" =diggit(53089); href="http://blog.21ic.com/java:void(null)">推荐</A></DIV></DIV></SPAN>退耦电容的选择<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 高速电路板上使用最多的是什么东西？<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 去耦电容！<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
<DIV></DIV>
<DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 关键词：去耦（decouple）、旁路（Bypass）、等效串联电感（ESL）、等效串联电阻（ESR）、高速电路设计、电源完整性（PI）、信号完整性（SI）</SPAN></DIV>
<DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;</SPAN></DIV>
<DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF的电容，滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个0.01～0.1μF的电容，滤除高频噪声。”在书店里能够得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。但是为什么要这样使用呢？各位看官，如果你是电路设计高手，你可以去干点别的更重要的事情了，因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 做电路的人都知道需要在芯片附近放一些小电容，至于放多大？放多少？怎么放？将该问题讲清除的文章很多，只是比较零散的分布于一些前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论，希望能加深对该问题的理解；如果很不幸，这些对你的学习和工作正好稍有帮助，那我不胜荣幸的屁颠屁颠的了。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 首先就我的理解介绍两个常用的简单概念。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用电容到达该目的。用于该目的的电容就是所谓的旁路电容（Bypass Capacitor）,它利用了电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，这个地球人都知道），可以看出旁路电容主要针对高频干扰（高是相对的，一般认为20MHz以上为高频干扰，20MHz以下为低频纹波）。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 什么是退耦？退耦（Decouple），最早用于多级电路中，为保证前后级间传递信号而不互相影响各级静态工作点的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，需要瞬时从电源线上抽取较大电流，该瞬时的大电流可能导致电源线上电压的降低，从而引起对自身和其他器件的干扰。为了减少这种干扰，需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 在电源电路中，旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源上的噪声对器件本身的干扰（自我保护）；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外扬）。有人说退耦是针对低频、旁路是针对高频，我认为这样说是不准确的，高速芯片内部开关操作可能高达上GHz，由此引起对电源线的干扰明显已经不属于低频的范围，为此目的的退耦电容同样需要有很好的高频特性。本文以下讨论中并不刻意区分退耦和旁路，认为都是为了滤除噪声，而不管该噪声的来源。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 简单说明了旁路和退耦之后，我们来看看芯片工作时是怎样在电源线上产生干扰的。我们建立一个简单的IO Buffer模型，输出采用图腾柱IO驱动电路，由两个互补MOS管组成的输出级驱动一个带有串联源端匹配电阻的传输线（传输线阻抗为Z0）。</SPAN></DIV>
<DIV><BR><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 为了做成纯文档的格式，尽量采用文字说明，不不采用图片，这样给理解带来一定的困难，看官们见笑了。设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv和Lg。两个互补的MOS管（接地的NMOS和接电源的PMOS）简单作为开关使用。假设初始时 刻传输线上各点的电压和电流均为零，在某一时刻器件将驱动传输线为高电平，这时候器件就需要从电源管脚吸收电流。在时间T1，使PMOS管导通，电流从PCB板上的VCC流入，流经封装电感Lv，跨越PMOS管，串联终端电阻，然后流入传输线，输出电流幅度为VCC/（2×Z0）。电流在传输线网络上持续一个完整的返回（Round-Trip）时间，在时间T2结束。之后整个传输线处于电荷充满状态，不需要额外流入电流来维持。当电流瞬间涌过封装电感Lv时，将在芯片内部的电源提供点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 在时间T3，关闭PMOS管，这一动作不会导致脉冲噪声的产生，因为在此之前PMOS管一直处于打开状态且没有电流流过的。同时打开NMOS管，这时传输线、地平面、封装电感Lg以及NMOS管形成一回路，有瞬间电流流过开关B，这样在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中被称之为地弹噪声（Ground Bounce，我个人读着地tan）。<BR>实际电源系统中存在芯片引脚、PCB走线、电源层、底层等任何互连线都存在一定电感值，因此上面就IC级分析的SSN和地弹噪声在进行Board Level分析时，以同样的方式存在，而不仅仅局限于芯片内部。就整个电源分布系统来说（Power Distribute System）来说，这就是所谓的电源电压塌陷噪声。因为芯片输出的开关操作以及芯片内部的操作，需要瞬时的从电源抽取较大的电流，而电源特性来说不能快速响应该电流变化，高速开关电源开关频率也仅有MHz量级。为了保证芯片附近电源线上的电压不至于因为SSN和地弹噪声降低超过器件手册规定的容限，这就需要在芯片附近为高速电流需求提供一个储能电容，这就是我们所要的退耦电容。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 如果电容是理想的电容，选用越大的电容当然越好了，因为越大电容越大，瞬时提供电量的能力越强，由此引起的电源轨道塌陷的值越低，电压值越稳定。但是，实际的电容并不是理想器件，因为材料、封装等方面的影响，具备有电感、电阻等附加特性；尤其是在高频环境中更表现的更像电感的电气特性。我们都知道实际电容的模型简单的以电容、电阻和电感建立。除电容的容量C以外，还包括以下寄生参数：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1、等效串联电阻ESR（Resr）：电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流通过电容器，Resr使电容器消耗能量(从而产生损耗)，由此电容中常用用损耗因子表示该参数。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2、等效串联电感ESL（Lesl）：电容器的等效串联电感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3、等效并联电阻EPR Rp ：就是我们通常所说的电容器泄漏电阻，在交流耦合应用、存储应用(例如模拟积分器和采样保持器)以及当电容器用于高阻抗电路时，Rp是一项重要参数，理想电容器中的电荷应该只随外部电流变化。然而实际电容器中的Rp使电荷以RC时间常数决定的速度缓慢泄放。 <BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 还是两个参数RDA、CDA 也是电容的分布参数，但在实际的应该中影响比较小，这就省了吧。所以电容重要分布参数的有三个：ESR、ESL、EPR。其中最重要的是ESR、 ESL，实际在分析电容模型的时候一般只用RLC简化模型，即分析电容的C、ESR、ESL。因为寄生参数的影响，尤其是ESL的影响，实际电容的频率特性表现出阻抗和频率成“V”字形的曲线，低频时随频率的升高，电容阻抗降低；当到最低点时，电容阻抗等于ESR；之后随频率的升高，阻抗增加，表现出电感特性（归功于ESL）。因此对电容的选择需要考虑的不仅仅是容值，还需要综合考虑其他因素。包括：<BR>1、电容容值；2、电介质材料；3、电容的几何尺寸和放置位置。</SPAN></DIV>
<DIV><BR><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 所有考虑的出发点都是为了降低电源地之间的感抗（满足电源最大容抗的条件下），在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。选用常见的有两种方法计算所需的电容：<BR>简单方法：由输出驱动的变化计算所需退耦电容的大小；<BR>复杂方法：由电源系统所允许的最大的感抗计算退耦电容的大小。<BR>&nbsp;&nbsp;&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 我们假设一个模型，在一个Vcc＝3.3V的SRAM系统中，有36根输出数据线，单根数据线的负载为Cload＝30pF（相当的大了），输出驱动需要在Tr＝2ns（上升时间）内将负载从0V驱动到3.3V，该芯片资料里规定的电源电压要求是3.3V＋0.3V/-0.165V。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 可以看出在SRAM的输出同时从0V上升到3.3V时，从电源系统抽取的电流最大，我们选择此时计算所需的退耦电容量。我们采用第一种计算方法进行计算，单根数据线所需要的电流大小为：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 36根数据线同时翻转时的电流大小为Itot＝45mA×36＝1.62A。芯片允许的供电电压降为0.165V，假设我们允许该芯片在电源线上因为SSN引入的噪声为50mV，那么所需要的电容退耦电容为：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 从标准容值表中选用两个34nF的电容进行并联以完成该值，正如上面提到的退耦电容的选择在实际中并不是越大越好，因为越大的电容具有更大的封装，而更大的封装可能引入更大的ESL，ESL的存在会引起在IC引脚处的电压抖动（Glitching），这个可以通过V＝L×（di/dt）公式来说明，常见贴片电容的L大约是1.5nH，那么V＝1.5nH×（1.62A/2ns）=1.2V，考虑整个Bypass回路的等效电感之后，实际电路中glitch会小于该值。通过前人做的一些仿真的和经验的数据来看，退耦电容上的Glitch与同时驱动的总线数量有很大关系。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 因为ESL在高频时觉得了电源线上的电流提供能力，我们采用第二种方法再次计算所需的退耦电容量。这中方法是从Board Level考虑单板，即从Bypass Loop的总的感抗角度进行电容的计算和选择，因此更具有现实意义，当然需要考虑的因素也就越多，实际问题的解决总是这样，需要一些折中，需要一点妥协。<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 同样使用上面的假设，电源系统的总的感抗最大：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; Xmax＝（dV/dI）＝0.05/1.62=31m欧；<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 在此，需要说明我们引入的去耦电容是为了去除比电源的去耦电容没有滤除的更高频率的噪声，例如在电路板级参数中串联电感约为Lserial＝5nH，那么电源的退耦频率：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; Fbypass＝Xmax/(2pi×Lserial)＝982KHz，这就是电源本身的滤波频率，当频率高于此频率时，电源电路的退耦电路不起作用，需要引入芯片的退耦电容进行滤波。另外引入另外一个参数——转折点频率Fknee，该频率决定了数字电路中主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题，在此不进行详细说明。只是引入其中推倒的公式：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；<BR>可见Fknee远远大于Fbypass，5nH的串联电感肯定是不行了。那么计算：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;<BR>如前面提到的常见的贴片电容的串联电感在1.5nH左右，所需要的电容个数是：<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; N＝（Lserial/Ltot）=76个，另外当频率降到Fbypass的时候，也应该满足板级容抗需要即：<BR>Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；<BR>Celement=Carray/N=69nF;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 哇噻，真不是一个小数目啊，这么多啊！如果单板上还有其他器件同时动作，那么需要更多的电容呢!如果布不下，只能选择其他具有更小电感值的电容了。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 电容选择上都采用的MLCC的电容进行退耦，常见的MLCC的电容因为介质的不同可以进行不同的分类，可以分成NPO的第一类介质，X7R和Z5V等的第二、三类介质。EIA对第二、三类介质使用三个字母，按照电容值和温度之间关系详细分类为：<BR>第一个数字表示下限类别温度：<BR>X：－55度；Y：－30度；Z：＋10度<BR>第二个数字表示上限温度：<BR>4：＋65度；5：＋85度；6：105度；7：125度；8：150度；<BR>第三个数字表示25度容量误差：<BR>P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；<BR>T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 例如我们常见的Z5V，表示工作温度是10度～85度，标称容量偏差＋22％/-82％，就这玩意儿我们还大用特用啊。</SPAN></DIV>
<DIV><SPAN style="FONT-SIZE: 12pt"></SPAN></DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;</SPAN> 
<DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 介质性能好的电容容量做不大，容量大的介质常量不好，生活啊，你怎么总是这么矛盾啊！尤其重要的一点是MLCC电容提供的电容值都是指静电容量，表示电容在很低的电压下测试得到的电容量，当电容的两端的直流电压在不超过电容耐压下加大时电容量将急剧下降，例如在某耐压16V 的MLCC电容的测试数据中有：<BR>0V－－&gt;100%，8V——&gt;86%，12V——&gt;68%，16V——55％。</SPAN></DIV>
<DIV><SPAN style="FONT-SIZE: 12pt">&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 我就因为没有注意该特性在某电路设计中出现了惨痛的教训。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 最后关于电容放置的位置，还得引用前辈们的口头禅：“The rule of thumb is to place the capacitor as close as possible to the IC.”<BR><BR>参考：<BR>高速PCB中旁路电容的分析 :胡为东 今日电子<BR>Bypass Capacitor Selection for High-Speed Designs Micro科技</SPAN></DIV></TD></TR></TBODY></TABLE>]]></description>
<author>Idler</author>
<pubDate>2008-11-27 9:24:00</pubDate>
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<item>
<title><![CDATA[I2S标准]]></title>
<link>http://blog.21ic.com/user1/1191/archives/2008/49455.html</link>
<description><![CDATA[I2S（Inter-IC&nbsp;Sound&nbsp;Bus）是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准。在飞利浦公司的I2S标准中，既规定了硬件接口规范，也规定了数字音频数据的格式。I2S有3个主要信号：1.串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数&nbsp; 2.&nbsp;帧时钟LRCK，用于切换左右声道的数据。LRCK为“1”表示正在传输的是左声道的数据，为“0”则表示正在传输的是右声道的数据。LRCK的频率等于采样频率。3.串行数据SDATA，就是用二进制补码表示的音频数据。<BR>有时为了使系统间能够更好地同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys&nbsp;Clock），是采样频率的256倍或384倍。一个典型的I2S信号见图3。（图3&nbsp;I2S信号）图3<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp; 
<DIV><A href="http://www.edisc.com.cn/media/200107/03/NewsMedia_81.jpg" target=_blank><IMG title=点击在新窗口查看原始图片 src="http://www.edisc.com.cn/media/200107/03/NewsMedia_81.jpg" width=500 onload="http://blog.21ic.com/java_script_:if(this.width>500)this.width=500" border=0></A></DIV><BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;I2S格式的信号无论有多少位有效数据，数据的最高位总是出现在LRCK变化（也就是一帧开始）后的第2个SCLK脉冲处。这就使得接收端与发送端的有效位数可以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;随着技术的发展，在统一的&nbsp;I2S接口下，出现了多种不同的数据格式。根据SDATA数据相对于LRCK和SCLK的位置不同，分为左对齐（较少使用）、I2S格式（即飞利浦规定的格式）和右对齐（也叫日本格式、普通格式）。这些不同的格式见图4和图5。（图4&nbsp;几种非I2S格式）图4（图5&nbsp;几种I2S格式）图5　<BR><BR>&nbsp;&nbsp;&nbsp;&nbsp; 
<DIV><A href="http://www.edisc.com.cn/media/200107/03/NewsMedia_82.jpg" target=_blank><IMG title=点击在新窗口查看原始图片 src="http://www.edisc.com.cn/media/200107/03/NewsMedia_82.jpg" width=500 onload="http://blog.21ic.com/java_script_:if(this.width>500)this.width=500" border=0></A></DIV><BR><BR>&nbsp;&nbsp;&nbsp;&nbsp; 
<DIV><A href="http://www.edisc.com.cn/media/200107/03/NewsMedia_83.jpg" target=_blank><IMG title=点击在新窗口查看原始图片 src="http://www.edisc.com.cn/media/200107/03/NewsMedia_83.jpg" width=500 onload="http://blog.21ic.com/java_script_:if(this.width>500)this.width=500" border=0></A></DIV><BR><BR>&nbsp;&nbsp;&nbsp;&nbsp;为了保证数字音频信号的正确传输，发送端和接收端应该采用相同的数据格式和长度。当然，对I2S格式来说数据长度可以不同。<BR>]]></description>
<author>Idler</author>
<pubDate>2008-7-27 18:17:00</pubDate>
</item>
<item>
<title><![CDATA[地线干扰与抑制【转贴】]]></title>
<link>http://blog.21ic.com/user1/1191/archives/2008/48631.html</link>
<description><![CDATA[<SPAN style="FONT-FAMILY: Verdana"><STRONG>1．地线的定义<BR></STRONG>什么是地线？大家在教科书上学的地线定义是：地线是作为电路电位基准点的等电位体。这个定义是不符合实际情况的。实际地线上的电位并不是恒定的。如果用仪表测量一下地线上各点之间的电位，会发现地线上各点的电位可能相差很大。正是这些电位差才造成了电路工作的异常。电路是一个等电位体的定义仅是人们对地线电位的期望。 HENRY 给地线了一个更加符合实际的定义，他将地线定义为：信号流回源的低阻抗路径。这个定义中突出了地线中电流的流动。按照这个定义，很容易理解地线中电位差的产生原因。因为地线的阻抗总不会是零，当一个电流通过有限阻抗时，就会产生电压降。 因此，我们应该将地线上的电位想象成象大海中的波浪一样，此起彼伏。<BR><STRONG>2．地线的阻抗</STRONG> <BR></SPAN>
<P><SPAN style="FONT-FAMILY: Verdana"><SPAN style="COLOR: #000000">谈到地线的阻抗引起的地线上各点之间的电位差能够造成电路的误动作，许多人觉得不可思议：我们用欧姆表测量地线的电阻时，地线的电阻往往在毫欧姆级，电流流过这么小的电阻时怎么会产生这么大的电压降，导致电路工作的异常。 要搞清这个问题，首先要区分开导线的电阻与阻抗两个不同的概念。电阻指的是在直流状态下导线对电流呈现的阻抗，而阻抗指的是交流状态下导线对电流的阻抗，这个阻抗主要是由导线的电感引起的。任何导线都有电感，当频率较高时，导线的阻抗远大于直流电阻，表1 给出的数据说明了这个问题。在实际电路中，造成电磁干扰的信号往往是脉冲信号，脉冲信号包含丰富的高频成分，因此会在地线上产生较大的电压。对于数字电路而言，电路的工作频率是很高的，因此地线阻抗对数字电路的影响是十分可观的。<BR>如果将10Hz时的阻抗近似认为是直流电阻，可以看出当频率达到10MHz 时，对于1米长导线，它的阻抗是直流电阻的1000 倍至10万倍。因此对于射频电流，当电流流过地线时，电压降是很大的。 从表上还可以看出，增加导线的直径对于减小直流电阻是十分有效的，但对于减小交流阻抗的作用很有限。但在电磁兼容中，人们最关心的交流阻抗。为了减小交流阻抗，一个有效的办法是多根导线并联。当两根导线并联时，其总电感 L为：L = ( L1 + M ) / 2<BR>式中，L1 是单根导线的电感，M是两根导线之间的互感。 从式中可以看出，当两根导线相距较远时，它们之间的互感很小，总电感相当于单根导线电感的一半。因此我们可以通过多条接地线来减小接地阻抗。但要注意的是，多根导线之间的距离不能过近。<BR><STRONG>3．地线干扰机理 </STRONG></SPAN><BR></SPAN></P>
<P><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000"><STRONG>3.1地环路干扰</STRONG></SPAN><BR></SPAN></P>
<P><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">&nbsp;由于地线阻抗的存在，当电流流过地线时，就会在地线上产生电压。当电流较大时，这个电压可以很大。例如附近有大功率用电器启动时，会在地线在中流过很强的电流。这个电流会在两个设备的连接电缆上产生电流。由于电路的不平衡性，每根导线上的电流不同，因此会产生差模电压，对电路造成影响。由于这种干扰是由电缆与地线构成的环路电流产生的，因此成为地环路干扰。地环路中的电流还可以由外界电磁场感应出来。<BR><STRONG>3.2公共阻抗干扰</STRONG> </SPAN><BR></SPAN></P>
<P><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">当两个电路共用一段地线时，由于地线的阻抗，一个电路的地电位会受另一个电路工作电流的调制。这样一个电路中的信号会耦合进另一个电路，这种耦合称为公共阻抗耦合。<BR>在数字电路中，由于信号的频率较高，地线往往呈现较大的阻抗。这时，如果存在不同的电路共用一段地线，就可能出现公共阻抗耦合的问题。</SPAN><BR></SPAN></P>
<P><STRONG><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">4．地线干扰对策 </SPAN><BR></SPAN></STRONG></P>
<P><STRONG><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">4.1地环路对策 </SPAN><BR></SPAN></STRONG></P>
<P><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">从地环路干扰的机理可知，只要减小地环路中的电流就能减小地环路干扰。如果能彻底消除地环路中的电流，则可以彻底解决地环路干扰的问题。因此我们提出以下几种解决地环路干扰的方案。<BR><STRONG>A.</STRONG> 将一端的设备浮地 如果将一端电路浮地，就切断了地环路，因此可以消除地环路电流。但有两个问题需要注意，一个是出于安全的考虑，往往不允许电路浮地。这时可以考虑将设备通过一个电感接地。这样对于50Hz的交流电流设备接地阻抗很小，而对于频率较高的干扰信号，设备接地阻抗较大，减小了地环路电流。但这样做只能减小高频干扰的地环路干扰。 另一个问题是，尽管设备浮地，但设备与地之间还是有寄生电容，这个电容在频率较高时会提供较低的阻抗，因此并不能有效地减小高频地环路电流。<BR><STRONG>B.</STRONG> 使用变压器实现设备之间的连接 利用磁路将两个设备连接起来，可以切断地环路电流。 但要注意，变压器初次级之间的寄生电容仍然能够为频率较高的地环路电流提供通路，因此变压器隔离的方法对高频地环路电流的抑制效果较差。提高变压器高频隔离效果的一个办法是在变压器的初次级之间设置屏蔽层。但一定要注意隔离变压器屏蔽层的接地端必须在接受电路一端。否则，不仅不能改善高频隔离效果，还可能使高频耦合更加严重。因此，变压器要安装在信号接收设备的一侧。 经过良好屏蔽的变压器可以在1MHz以下的频率提供有效的隔离。<BR><STRONG>C.</STRONG> 使用光隔离器 另一个切断地环路的方法是用光实现信号的传输。这可以说是解决地环路干扰问题的最理想方法。用光连接有两种方法，一种是光耦器件，另一种是用光纤连接。光耦的寄生电容一般为2pf，能够在很高的频率提供良好的隔离。光纤几乎没有寄生电容，但安装、维护、成本等方面都不如光耦器件。<BR><STRONG>D.</STRONG> 使用共模扼流圈 在连接电缆上使用共模扼流圈相当于增加了地环路的阻抗，这样在一定的地线电压作用下，地环<BR>路电流会减小。但要注意控制共模扼流圈的寄生电容，否则对高频干扰的隔离效果很差。共模扼流圈的匝数越多，则寄生电容越大，高频隔离的效果越差。<BR><STRONG>4.2消除公共阻抗耦合</STRONG></SPAN><BR></SPAN></P>
<P><SPAN style="FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><SPAN style="COLOR: #000000">&nbsp;消除公共阻抗耦合的途径有两个，一个是减小公共地线部分的阻抗，这样公共地线上的电压也随之减小，从而控制公共阻抗耦合。另一个方法是通过适当的接地方式避免容易相互干扰的电路共用地线，一般要避免强电电路和弱电电路共用地线，数字电路和模拟电路共用地线。 如前所述，减小地线阻抗的核心问题是减小地线的电感。这包括使用扁平导体做地线，用多条相距较远的并联导体作接地线。对于印刷线路板，在双层板上布地线网格能够有效地减小地线阻抗，在多层板中专门用一层做地线虽然具有很小的阻抗，但这会增加线路板的成本。 通过适当接地方式避免公共阻抗的接地方法是并联单点接地。并联接地的缺点是接地的导线过多。因此在实际中，没有必要所有电路都并联单点接地，对于相互干扰较少的电路，可以采用串联单点接地。例如，可以将电路按照强信号，弱信号，模拟信号，数字信号等分类，然后在同类电路内部用串联单点接地，不同类型的电路采用并联单点接地，</SPAN><BR></SPAN></P>
<P><SPAN style="COLOR: #000000; FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif"><STRONG>5．小结</STRONG> </SPAN></P>
<P><SPAN style="COLOR: #000000; FONT-FAMILY: Verdana, Arial, Helvetica, sans-serif">地线造成电磁干扰的主要原因是地线存在阻抗，当电流流过地线时，会在地线上产生电压，这就是地线噪声。在这个电压的驱动下，会产生地线环路电流，形成地环路干扰。当两个电路共用一段地线时，会形成公共阻抗耦合。 解决地环路干扰的方法有切断地环路，增加地环路的阻抗，使用平衡电路等。解决公共阻抗耦合的方法是减小公共地线部分的阻抗，或采用并联单点接地，彻底消除公共阻抗。</SPAN></P>]]></description>
<author>Idler</author>
<pubDate>2008-6-18 11:06:00</pubDate>
</item>
<item>
<title><![CDATA[GPS 格式解析]]></title>
<link>http://blog.21ic.com/user1/1191/archives/2008/48629.html</link>
<description><![CDATA[<DIV class=postTitle>GPS-NMEA0183格式 </DIV>
<TABLE style="TABLE-LAYOUT: fixed" border=0>
<TBODY>
<TR>
<TD>
<P>说明：NMEA0183格式以“$”开始，主要语句有GPGGA，GPVTG，GPRMC等 </P>
<P>1、 GPS DOP and Active Satellites（GSA）当前卫星信息 </P>
<P>$GPGSA,&lt;1&gt;,&lt;2&gt;,&lt;3&gt;,&lt;3&gt;,,,,,&lt;3&gt;,&lt;3&gt;,&lt;3&gt;,&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;&lt;CR&gt;&lt;LF&gt; </P>
<P>&lt;1&gt;模式 ：M = 手动， A = 自动。 <BR>&lt;2&gt;定位型式 1 = 未定位， 2 = 二维定位， 3 = 三维定位。 <BR>&lt;3&gt;PRN 数字：01 至 32 表天空使用中的卫星编号，最多可接收12颗卫星信息。 <BR>&lt;4&gt; PDOP位置精度因子（0.5~99.9） <BR>&lt;5&gt; HDOP水平精度因子（0.5~99.9） <BR>&lt;6&gt; VDOP垂直精度因子（0.5~99.9） <BR>&lt;7&gt; Checksum.(检查位). </P>
<DIV><BR>2、 GPS Satellites in View（GSV）可见卫星信息 </DIV>
<DIV><BR>$GPGSV, &lt;1&gt;,&lt;2&gt;,&lt;3&gt;,&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;,?&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;,&lt;8&gt;&lt;CR&gt;&lt;LF&gt; </DIV>
<P>&lt;1&gt; GSV语句的总数 <BR>&lt;2&gt; 本句GSV的编号 <BR>&lt;3&gt; 可见卫星的总数，00 至 12。 <BR>&lt;4&gt; 卫星编号， 01 至 32。 <BR>&lt;5&gt;卫星仰角， 00 至 90 度。 <BR>&lt;6&gt;卫星方位角， 000 至 359 度。实际值。 <BR>&lt;7&gt;讯号噪声比（C/No）， 00 至 99 dB；无表未接收到讯号。 <BR>&lt;8&gt;Checksum.(检查位). </P>
<DIV>第&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;项个别卫星会重复出现，每行最多有四颗卫星。其余卫星信息会于次一行出现，若未使用，这些字段会空白。 </DIV><BR>
<P>3、Global Positioning System Fix Data（GGA）GPS定位信息 </P>
<P>$GPGGA,&lt;1&gt;,&lt;2&gt;,&lt;3&gt;,&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;,&lt;8&gt;,&lt;9&gt;,M,&lt;10&gt;,M,&lt;11&gt;,&lt;12&gt;*hh&lt;CR&gt;&lt;LF&gt; </P>
<P>&lt;1&gt; UTC时间，hhmmss（时分秒）格式 <BR>&lt;2&gt; 纬度ddmm.mmmm（度分）格式（前面的0也将被传输） <BR>&lt;3&gt; 纬度半球N（北半球）或S（南半球） <BR>&lt;4&gt; 经度dddmm.mmmm（度分）格式（前面的0也将被传输） <BR>&lt;5&gt; 经度半球E（东经）或W（西经） <BR>&lt;6&gt; GPS状态：0=未定位，1=非差分定位，2=差分定位，6=正在估算 <BR>&lt;7&gt; 正在使用解算位置的卫星数量（00~12）（前面的0也将被传输） <BR>&lt;8&gt; HDOP水平精度因子（0.5~99.9） <BR>&lt;9&gt; 海拔高度（-9999.9~99999.9） <BR>&lt;10&gt; 地球椭球面相对大地水准面的高度 <BR>&lt;11&gt; 差分时间（从最近一次接收到差分信号开始的秒数，如果不是差分定位将为空） <BR>&lt;12&gt; 差分站ID号0000~1023（前面的0也将被传输，如果不是差分定位将为空） </P>
<P><BR>4、Recommended Minimum Specific GPS/TRANSIT Data（RMC）推荐定位信息 </P>
<P>$GPRMC,&lt;1&gt;,&lt;2&gt;,&lt;3&gt;,&lt;4&gt;,&lt;5&gt;,&lt;6&gt;,&lt;7&gt;,&lt;8&gt;,&lt;9&gt;,&lt;10&gt;,&lt;11&gt;,&lt;12&gt;*hh&lt;CR&gt;&lt;LF&gt; </P>
<DIV>&lt;1&gt; UTC时间，hhmmss（时分秒）格式 <BR>&lt;2&gt; 定位状态，A=有效定位，V=无效定位 <BR>&lt;3&gt; 纬度ddmm.mmmm（度分）格式（前面的0也将被传输） <BR>&lt;4&gt; 纬度半球N（北半球）或S（南半球） <BR>&lt;5&gt; 经度dddmm.mmmm（度分）格式（前面的0也将被传输） <BR>&lt;6&gt; 经度半球E（东经）或W（西经） <BR>&lt;7&gt; 地面速率（000.0~999.9节，前面的0也将被传输） <BR>&lt;8&gt; 地面航向（000.0~359.9度，以真北为参考基准，前面的0也将被传输） <BR>&lt;9&gt; UTC日期，ddmmyy（日月年）格式 <BR>&lt;10&gt; 磁偏角（000.0~180.0度，前面的0也将被传输） <BR>&lt;11&gt; 磁偏角方向，E（东）或W（西） <BR>&lt;12&gt; 模式指示（仅NMEA0183 3.00版本输出，A=自主定位，D=差分，E=估算，N=数据无效） </DIV><BR><BR>
<DIV>5、 Track Made Good and Ground Speed（VTG）地面速度信息 </DIV>
<DIV><BR>$GPVTG,&lt;1&gt;,T,&lt;2&gt;,M,&lt;3&gt;,N,&lt;4&gt;,K,&lt;5&gt;*hh&lt;CR&gt;&lt;LF&gt; </DIV>
<DIV><BR>&lt;1&gt; 以真北为参考基准的地面航向（000~359度，前面的0也将被传输） <BR>&lt;2&gt; 以磁北为参考基准的地面航向（000~359度，前面的0也将被传输） <BR>&lt;3&gt; 地面速率（000.0~999.9节，前面的0也将被传输） <BR>&lt;4&gt; 地面速率（0000.0~1851.8公里/小时，前面的0也将被传输） <BR>&lt;5&gt; 模式指示（仅NMEA0183 3.00版本输出，A=自主定位，D=差分，E=估算，N=数据无效）</DIV></TD></TR></TBODY></TABLE>]]></description>
<author>Idler</author>
<pubDate>2008-6-18 10:44:00</pubDate>
</item>

</channel>
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