1 引言

　　硅片级可靠性（WLR）测试最早是为了实现内建（BIR）可靠性而提出的一种测试手段<1>。硅片级可靠性测试的最本质的特征就是它的快速，因此，近年来它被越来越多得用于工艺开发阶段。工艺工程师在调节了工艺后，可以马上利用WLR测试的反馈结果，实时地了解工艺调节后对可靠性的影响。这样就把可靠性测试糅合和工艺开发的整个过程当中。如今，工艺更新换代非常快，所以，WLR就成为了一种非常有效快速的方法使工艺开发的进程大大加快。同时，各个公司在工艺开发后都会发行一个针对WLR的技术报告，这也为业界广泛接受。JEDEC也为此专门制定了一个标准<2>，而且不定时的更新其内容。WLR要测试的项目主要有以下几大类：①互连线可靠性（电迁移）；②氧化膜可靠性；③热载流子及NBTI；④等离子损伤（天线效应）等。

　　用于工艺开发的WLR的流程主要如下。首先，制定一个WLR计划，包括对测试样品的要求（样品数、测试面积、Lot数等），一些设计规则和所有达到的规范。比如说电迁移中，要给出最大设计电流，器件使用温度等，评价氧化膜的可靠性时，如果是用斜坡电压法则要求测试面积大于10cm2，缺陷密度不能大于一定的值（D0），如果是用恒定电压法，则要给出加在栅极上的电压分别有多大等等。在评价热载流子效应时，一般要求热载流子中寿命直流寿命大于0.2年等<2>。下面详细介绍一下各个项目。

　　2互连线可靠性（电迁移）

　　电迁移（EM）是微电子器件中主要的失效机理之一，电迁移造成金属化的开路和短路，使器件漏电流增加。在器件向亚微米、深亚微米发展后，金属化的宽度不断减小，电流密度不断增加，更易于因电迁移而失效。因此，随着工艺的进步，EM的评价备受重视<3>。

　　导致电迁移的直接原因是金属原子的移动。当互连引线中通过大电流时，静电场力驱动电子由阴极向阳极运动，高速运动的电子与金属原子发生能量交换，原子受到猛烈的电子冲击力，这就是所谓的电子风力。但是，事实上金属原子同时还收到反方向的静电场力。当互连线中的电流密度较高时，向阳极运动的大量电子碰撞原子，使得金属原子受到的电子风力大于静电场力。因此，金属原子受到电子风力的驱动，使其从阴极向阳极定向扩散，从而发生电迁移<4>。

　　传统的评价电迁移的方法是封装法。对样品进行封装后，置于高温炉中，并在样品中通过一定电流，监控样品电阻的变化。当样品的电阻变化到一定比例后，就认为其发生电迁移而失效，这期间经过的时间就为在该加速条件下的电迁移寿命。但是封装法的缺点是显而易见的，首先封装就要花费很长的时间，同时，用这种方法时通过金属线的电流非常小，测试非常花费时间，一般要好几周。因为在用封装法时，炉子的温度被默认为就是金属线温度，如果有很大的电流通过金属线会使其产生很大的焦耳热，使金属线自身的温度高于炉子的温度，而不能确定金属线温度。所以，后来发展了自加热法（ISO-thermal）<5>。该方法不用封装，可以真正在硅片级测试。它是利用了金属线自身的焦耳热使其升高。然后用电阻温度系数（temperature coefficient of resistance, TCR）确定金属线的温度。在实际操作中，可以调节通过金属线的电流来调节它的温度。实际应用表明，这种方法对于金属线的电迁移评价非常有效，但是对于通孔的电迁移评价，该方法就不适用了。因为，过大的电流会导致通孔和金属线界面出的温度特别高，从而还是无法确定整个通孔电迁移测试结构的温度。针对这种情况，又有研究者提出了一种新的测试结构——多晶硅加热法<6>。这种方法是利用多晶硅作为电阻，通过一定电流后产生热量，利用该热量对电迁移测试结构进行加热。此时，多晶硅就相当于是一个炉子。该方法需要注意的是在版图设计上的要求比较高，比如多晶硅的宽度，多晶硅上通孔的数目等都是会影响其加热性能的。

　　以上三种方法得到的都是加速测试条件下的电迁移寿命，我们需要的是在使用条件和设计规则电流下的电迁移寿命，利用Black 方程<2>来推得我们想要的电迁移寿命。

　　3 氧化膜可靠性

　　集成电路以高速化和高性能化为目标,实现着进一步的微细结构。随着微细结构在工业上的实现， 降低成本和提高集成度成为可能。 另一方面,随着MOS 集成电路的微细化，栅氧化层向薄栅方向发展，而电源电压却不宜降低，栅氧化层工作在较高的电场强度下，从而使栅氧化层的抗电性能成为一个突出的问题。栅极氧化膜抗电性能不好将引起MOS器件电参数不稳定,进一步可引起栅氧的击穿。栅氧击穿作为MOS 电路的主要失效模式已成为目前国际上关注的热点<7>。

　　评价氧化膜可靠性的结构一般都是MOS电容，评价氧化膜不同位置的特性，需要设计不同的结构，主要有三种结构：大面积MOS电容，多晶硅梳状电容，有源区梳状电容等。评价氧化膜的方法主要有斜坡电压法，恒定电压法以及恒定电流法（用的相对较少）。

　　（1）斜坡电压法

　　测试时使MOS电容处于积累状态，在栅极上的电压从使用电压开始扫描一直到氧化膜击穿为止，击穿点的电压即为击穿电压（Vbd,），同时我们还可以得到击穿电量（Qbd）。按照JEDEC标准，用斜坡电压法时，总的测试结构的氧化膜面积要达到一定的要求（比如大于10cm2等）。做完所有样品的测试后，对得到的击穿电压进行分类：

　　● 击穿电压<使用电压 ：早期失效；
　　● 使用电压<击穿电压　　● 击穿电压>m×使用电压 ：本征失效

　　然后计算缺陷密度D：
　　D＝(早期失效数＋可靠性失效数)/总的测试面积；
　　如果D< D0, 则通过；
　　如果D>D0, 则没有通过。

　　此外，得到的击穿电量也可以作为判定失效类型的标准，一般当Qbd<0.1C/cm2 就认为是一个失效点，但是当工艺在0.18μm以上，Qbd一般只是作为一个参考，并不作为判定标准<8>，因为Qbd和很多测试因素有关。

　　（2）恒定电压法

　　在栅极上加恒定的电压，是器件处于积累状态。这就是一般所说的TDDB（time dependent dielectric breakdown ）。经过一段时间后，氧化膜就会击穿，这期间经历的时间就是在该条件下的寿命。在测得三个高于使用电压的电压的寿命后，用一定的模型就可以推得在使用条件下的寿命。推算TDDB寿命的模型主要有两种，E模型和1/E模型。已有的研究表明，在不同的电场下TDDB寿命符合不同的模型，在低场下符合E模型，在高场下符合1/E模型，这就给使用条件下的TDDB寿命的推算带来很大麻烦。为了使用E模型，必须测得在较低电场下的TDDB寿命，但是这样的话就要花费相当大的测试时间，这是目前需要解决的一个问题。

　　4 热载流子效应

　　随着MOSFET器件尺寸的不断缩小，热载流子效应严重地影响器件与电路地可靠性。对热载流子效应的研究已经成为MOSFET可靠性研究地热点之一。工艺和器件工程是在调整工艺和器件参数时，必须考虑到热载流子效应。薄栅器件热载流子效应引起器件退化的主要因素有三个 ：1. 氧化层中的电荷注入与俘获<9> ；2. 电子和俘获空穴复合引起的界面态 ；3. 高能粒子打断Si－H键引起的界面态<11>。

　　热载流子效应研究的主要目的之一是建立寿命的可靠性预测模型。在实际运用中，一般有两种模型：Isub 模型和Isub/Id模型。

　　因为对于PMOS，热载流子效应不是非常明显，所有对于PMOS，一般会对其进行阈值电压稳定性或者NBTI (negative bias temperature instability)的测试。对这些项目的测试方法和要求JEDEC标准都给出了较为详细的规定<2>。

　　5 等离子损伤

　　等离子工艺已经成为现代集成电路制造中不可缺少的一部分。 它具有很多优点，如方向性好，实现温度低，工艺步骤简单等，但是，同时它也带来很多对MOS器件的电荷损伤。随着栅极氧化膜厚度的减小，这种损伤就越来越不能被忽视。它可以劣化栅极氧化膜的各种电学性能，如：氧化层中的固定电荷密度，界面态密度，平带电压，漏电流等<11~13>以及和击穿相关的一些参数。导致等离子损伤的本质原因是等离子中正离子和电子分布不均匀。在局部区域，正离子和电子的分布可能是不平衡的，至少在刚开始的时候是可能的，这些非平衡电荷会对非导体表明充电，电荷积累到一定程度后就会发生F-N 电流，造成对栅极氧化层的损伤。而正离子和电子分布不均匀会主要发生在多晶硅和金属刻蚀时以及光刻胶剥离时<14>。

　　已有的研究表明，天线比越大，等离子损伤越厉害。所以对于每种情况（金属、多晶体硅、通孔等），我们要通过评价，最后给出一个结果，说明在多少的天线比以下是安全的，供电路设计工程师参考。这也是设计规则检查（design rule check., DRC）的一部分。

　　除了以上说提到的这些测试项目以外，还有氧化层中可动离子<2>的测试也是目前非常关注的一个项目。

　　6 结语

　　随着工艺改进速度的不断加快，硅片级可靠性的重要性越来越被体现出来。它可以快速的反映出工艺条件的变化对可靠性的影响，把可靠性整合在工艺开发的整个过程当中。本文在分析硅片级可靠性测试的重要性的基础上，介绍了硅片级可靠性所涉及的各个项目。同时，对各个项目的测试和评价方法也做了详细的分析。通过对硅片级可靠性测试的现状分析可以看出，其测试方法，测试速度及准确性等方面还需要不断改善和提高。