PS/2键盘时钟的VHDL描述技巧
ＰＳ／２通讯协议是一种双向同步串行通讯协议。通讯的两端通过Ｃｌｏｃｋ（时钟脚）同步，并通过Ｄａｔａ（数据脚）交换数据。任何一方如果想抑制另外一方通讯时，只需要把Ｃｌｏｃｋ（时钟脚）拉到低电平。一般两设备间传输数据的最大时钟频率是３３ｋＨｚ，大多数ＰＳ／２设备工作在１０～２０ｋＨｚ。推荐值在１５ｋＨｚ左右，也就是说，Ｃｌｏｃｋ（时钟脚）高、低电平的持续时间都为４０μｓ。每一数据帧包含１１～１２个位。
数据帧格式说明
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1个起始位 |
总是逻辑0 |
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8个数据位 |
（LSB）低位在前 |
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1个奇偶校验位 |
奇校验 |
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1个停止位 |
总是逻辑1 |
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1个应答位 |
仅用在主机对设备的通讯中 |
ＰＳ／２设备和ＰＣ机的通讯：
ＰＳ／２设备的Ｃｌｏｃｋ（时钟脚）和Ｄａｔａ数据脚都是集电极开路的，平时都是高电平。当ＰＳ／２设备等待发送数据时，它首先检查Ｃｌｏｃｋ（时钟脚）以确认其是否为高电平。如果是低电平，则认为是ＰＣ机抑制了通讯，此时它必须缓冲需要发送的数据直到重新获得总线的控制权（一般ＰＳ／２键盘有１６个字节的缓冲区，而ＰＳ／２鼠标只有一个缓冲区仅存储最后一个要发送的数据）。如果Ｃｌｏｃｋ（时钟脚）为高电平，ＰＳ／２设备便开始将数据发送到ＰＣ机。一般都是由ＰＳ／２设备产生时钟信号。发送时一般都是按照数据帧格式顺序发送。其中数据位在Ｃｌｏｃｋ（时钟脚）为高电平时准备好，在Ｃｌｏｃｋ（时钟脚）的下降沿被ＰＣ机读入。
ＰＳ／２设备到ＰＣ机的通讯时序如图２所示
当需要用VHDL语言来描述Ｃｌｏｃｋ（时钟脚）的下降沿，如果简单的描述为：
if clk='0' then
...
这种描述方法是非常不妥的，原因很多，比如PS/2键盘抖动无法消除。
比较好的描述办法是：
//假设SYS_CLK为系统时钟，其频率远大于PS/2时钟clk
signal now_ps2clk，pre_ps2clk：STD_LOGIC;定义了两个内部信号，用于表示PS/2Ｃｌｏｃｋ（时钟脚）CLK的当前状态和前一状态
if rising_edge(SYS_CLK) then
pre_ps2clk<=now_ps2clk;
now_ps2clk<=clk;
if(pre_ps2clk>now_ps2clk) then
...
这里用判断语句if(pre_ps2clk>now_ps2clk) 来探测Ｃｌｏｃｋ（时钟脚）CLK由高电平向低电平变化的这一过程，因为如果是由PS/2键盘主动发起的通信过程的话，按键比较容易出现抖动导致不稳定，这里加个时钟判断，这样就比较稳定了
以后的数据通信过程就比较简单了，用个计数器计数，按部就班的接收就行了